關(guān)于FPGA同一個(gè)工程中如何進(jìn)行同步異步復(fù)位

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同步復(fù)位：需要時(shí)鐘的產(chǎn)生，在時(shí)鐘的進(jìn)行下進(jìn)行復(fù)位；

異步復(fù)位：無需時(shí)鐘，即可進(jìn)行復(fù)位。

問題：

有些信號(hào)，異步復(fù)位，在時(shí)鐘來之前就已經(jīng)復(fù)位了，而同步復(fù)位有可能在時(shí)鐘來時(shí)，復(fù)位信號(hào)已經(jīng)無效了。

解決：

我們?cè)谛枰谶M(jìn)行異步復(fù)位的時(shí)候就對(duì)同步復(fù)位，做好觸發(fā)準(zhǔn)備。

為了解決在同一個(gè)工程不同復(fù)位并存的問題，特做以下總結(jié):

具體代碼如下:

module  rst_syn(

input wire clk,

input wire i_rst_n,//異步復(fù)位信號(hào)輸入

output wire O_rst_n//同步復(fù)位信號(hào)輸出

);

reg rst_ff1;

reg rst_ff2;

reg rst_ff3;

always @(posedge clk or posedge i_rst_n)

begin

if(i_rst_n)

begin

rst_ff1 <= 1'b0;

rst_ff1 <= 1'b0;

rst_ff1 <= 1'b0;

end

else

begin

rst_ff1 <= 1'b1;

rst_ff2 <= rst_ff1;

rst_ff3 <= rst_ff2;

end

end

always @(posedge clk or posedge i_rst_n)

begin

if(i_rst_n)

O_rst_n <= 0;

Else

O_rst_n <= rst_ff3;

end

代碼的主要內(nèi)容：就在異步復(fù)位的時(shí)鐘時(shí)，將o_rst_n <= 1;作為條件，在clk來時(shí)進(jìn)行同步復(fù)位。

仿真結(jié)構(gòu)圖：

 見附件

上圖所示，實(shí)現(xiàn)了異步復(fù)位和同步復(fù)位并存。

備注：時(shí)鐘是由PLL生成的，所以復(fù)位后幾個(gè)時(shí)鐘后方可產(chǎn)生時(shí)鐘，產(chǎn)生時(shí)鐘時(shí)同步復(fù)位信號(hào)已經(jīng)無效，所以需要上述處理辦法。

建議：一般在同一個(gè)工程里使用一個(gè)復(fù)位，如果時(shí)間不一致容易出問題。

附件：http://down.51cto.com/data/2368388

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文章標(biāo)題：FPGA之異步時(shí)鐘、同步時(shí)鐘并存同步問題-創(chuàng)新互聯(lián)
網(wǎng)頁路徑：http://jinyejixie.com/article2/csdooc.html

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